多模通信的通用算法分析及复杂度评估.pdf

1、2023 年第 8 期148信息技术与信息化电子与通信技术多模通信的通用算法分析及复杂度评估宋青平1 苏国彬2 白 晔2 蒋毅凯2SONG Qingping SU Guobin BAI Ye JIANG Yikai 摘要 本文针对信息平台多功能的需求和先进片上系统（SoC）硬件加速器局部可重构技术的需求，提出了算法模块共性抽取技术，将抽取出的共性算法模块进行归类，同时提出了可重构硬件加速器设计技术，可实现异构多核通信芯片中特定场景下多任务的处理。基于以上技术，对多模通信物理层数字基带信号处理功能进行划分，将算法模块分为数字前端算法、符号级算法、比特级算法 3 类，对每类算法包括的常用算法进行分

2、析，提取出统一的核心算子，然后根据算法的参数，通过对算法的原理进行理论推导，得出了每种算法的计算复杂度。从评估结果可以看出，计算复杂度可以统一用乘法或加法来衡量，不同算法和功能可以进行重构和复用。复杂度的评估，为数字处理一体化先进 SoC 的硬件加速器设计提供了前提条件。关键词 多模通信；通信功能；硬件加速器；核心算子；计算复杂度doi：10.3969/j.issn.1672-9528.2023.08.0321.北京控制与电子技术研究所 北京 1000382.宸芯科技有限公司 山东青岛 2665550 引言片上系统（SoC）采用 IP 核复用技术以及软硬件协同处理技术1-3，从整个系统角度出发

3、，进行统一设计，在单个芯片上实现一个复杂系统的功能4-5。伴随着集成电路设计、制造工艺的进步和日趋成熟，以及对数据处理和存储能力的需求日益增强6-7，SoC 技术在当今集成电路行业已占据主流地位8-10。对于新一代飞行器信息系统的先进 SoC，需要满足多种异构的任务平台和保障平台的需求11，例如无人机、船只、卫星、车辆的使用需求，并且满足包括通信、导航、探测、光电处理、指挥控制等多模通信体制处理能力的需求。然而，上述多种异构平台和多模通信体制存在波形各异、符号级处理和比特级处理算法各不相同的难题。数字处理一体化先进SoC 可支持多种任务并行处理，且大多是运算密集型处理任务12，不能仅依靠软件处

4、理，部分通用算法处理模块数据流简单、功能相对固定，适合设计成硬件加速器来提高运算能力13，同时，可以考虑不同功能需要复用硬件加速器。因此，需要针对上述差异以及未来的波形发展趋势，研究多模通信体制并对其复杂度进行分析，设计满足支持多模通信体制的具有高灵活度和兼容性的先进 SoC 芯片。本文首先提出了多模通信算法模块共性抽取技术以及可重构硬件加速器设计技术，将抽取出的共性算法模块进行归类，通过软件灵活配置，从而实现可重构功能以及异构多核通信芯片中特定场景下多任务处理功能。接着对多模通信物理层数字基带信号处理的常用算法进行分析，提取出统一的核心算子，然后根据算法的参数，通过对每种算法的原理进行理论推

5、导，得出了每种算法的计算复杂度。复杂度评估结果证明了计算复杂度可以统一用乘法或加法来衡量，不同算法和功能可以进行重构和复用，从而为数字处理一体化先进SoC 的硬件加速器设计提供了前提条件。1 多模通信体制关键技术分析1.1 多模通信体制总体设计具有高灵活度和兼容性的多模通信体制，需要从底层设计出发，通过系统构建、算法通用模块提取、可重构加速器设计等方法，提升多模通信效率。信息系统的每种任务都需要进行数字基带信号的算法设计，对各自算法分别进行设计和实现必然造成系统资源浪费。通过分析各类任务通信体制的数字基带信号处理流程，归纳算法模型，按照平台共用的原则，提取共用算法进行通用算法库的统一设计，并通

6、过专用硬件加速器和矢量 DSP 算法库进行实现，结合可配置的软件定义接口，根据不同任务功能需求进行算法模块的组合，从而实现系统的可重构设计。2023 年第 8 期149信息技术与信息化电子与通信技术因此，硬件加速器的可重构技术对设计先进 SoC 有着非常重要的意义。可重构技术路线的差异主要体现在可重构的颗粒度上，例如细颗粒度的 FPGA 可重构设计、中颗粒度的矢量 DSP 可重构设计、和粗颗粒度的 SoC 硬件加速器可重构设计。细颗粒度设计的优点是能够适用于需求和处理流程相对不明确的通用应用场景，其缺点是开发周期长、效率低、成本高；中颗粒度的优点是适用于部分低码率、低带宽波形信号处理需求的通用

7、应用场景，其缺点是高度冗余、功耗大；粗颗粒度的缺点是灵活性较差，但优点是高效、高性能、低功耗，适于需求相对明确、具有较多共性处理流程的专用领域。数字处理一体化先进 SoC 的应用相对明确，多种应用的处理流程具有较多共性，更适于采用粗颗粒度的硬件加速器可重构设计方法，需要实现特定应用的处理功能、处理参数、数据路径的部分可重构。新一代信息系统通常集成导航信号处理、抗干扰、探测，以及空地、空空、地面通信等功能，先进 SoC 必须支持其进行一体化数字处理。对上述功能做处理子模块分解，可分解为数字前端（DFE）处理(导航、抗干扰)，捕获/跟踪（通信、导航）、同步/信道估计/均衡（通信、导航、抗干扰）、比

8、特级处理(通信、导航)等子模块。从处理子模块进一步分解，可进行各个子模块的算法和功能细化：如 DFE 包含数字下变频（DDC）、数字滤波（FIR）、数字自动增益控制（DAGC）等，此外，还需要程序流程控制、射频时序控制、内存子系统、锁相环（PLL）等功能模块映射。下面分别从算法模块共性抽取技术、可重构硬件加速器设计技术两个关键技术角度分析对多模通信体制的支持。1.2 算法模块共性抽取技术多种通信协议之间存在共性，提取不同通信协议之间可重构、可编程的部分，作为基本算子，通过软件灵活配置，从而实现可重构功能。对处理流程建模和量化分析后，处理子模块进一步分解到具体算法模块，并提取信号流、处理逻辑的共

9、同点，将算法模块分类如图 1 所示。图 1 算法模块抽取示意图提取出的共性算法模块归类为：（1）DFE 模块：DDC、FIR、DAGC；（2）线性变换：快速傅里叶变换（FFT）、快速傅里叶逆变换（IFFT）、离散傅里叶变换（DFT）、二维FFT；（3）同步模块：射频时序控制、PLL；（4）捕获/跟踪模块：FFT、PLL、程序流程控制。上述各类共性模块可设计为硬件加速器，其功能、参数、数据处理路径可配置，从而实现局部可重构。1.3 可重构硬件加速器设计技术首先从可重构设计角度来看，异构多核通信芯片中，某一 IP 通常只能完成特定功能，然而，IP 核动态优化技术通过对不同 IP 的智能化组合以及重

10、构，可处理特定场景下的多任务。IP 核动态优化技术具备以下优点：（1）低功耗和高性能；（2）灵活性；（3）低成本。从算法 IP 的角度出发，可以进行动态优化的算法 IP 主要包括以下模块。（1）基本运算单元：数据类型、位宽可重构的乘法器、加法器、除法器、求模，支持定点或浮点类型，支持位宽从8 bit 到 64 bit。（2）加速器单元：点数可配置的 FFT 单元，最小支持 16 点，最大可支持 32 768 点 FFT，可配置为 2D-FFT，维度为 N*M，N=2048，M=2048；通过混合基，可支持非2N点数的序列，范围 122048；FIR 阶数可配置，最高可支持到 51 阶；系数可配

11、置；相关器点数可配置。2 多模通信体制通用算法模块2.1 多种信息平台功能需求先进 SoC 要求能支持信息平台多种功能，包括通信信号处理、导航信号处理、抗干扰处理等，具有一体化处理、可重构、可配置、低功耗等特点。接收机基带处理单元接收 ADC（模数转换）的采样数据（采样精度不超过 16 位），支持中频信号采样（单路ADC），也支持基带信号采样（双路 IQ ADC），采样数据可做通信、导航、抗干扰等处理。发射机基带处理单元则主要控制处理过的源数据，经过通信信号发射机算法处理后，形成 IQ 两路采样数据传递给 DAC（数模转换，采样精度不超过 16 位）。通信数字处理芯片先进SoC芯片主要功能需求

12、如图2所示。图 2 通信数字处理芯片先进 SoC 芯片功能需求框图2023 年第 8 期150信息技术与信息化电子与通信技术接收机的采样数据在物理层主控模块控制下经过物理层算法处理，结果传递给高层协议做后续处理。在发射端，高层协议处理过的源数据，经过物理层算法处理后，形成 IQ两路采样数据传递给 DAC（采样精度不超过 16 位），再通过射频模拟前端将信号发射出去。物理层算法包括数字前端算法、符号级算法、比特级算法，数字前端算法包括数字上/下变频、低通内插/抽取滤波、匹配滤波/成型滤波、重采样、数字 AGC、数字去直流等处理；符号级算法包括IFFT/FFT、扩频/解扩、信道估计/均衡、调制/解

13、调、映射/解映射等处理；比特级算法包括加扰/解扰、交织/解交织、信道编码/信道译码、复用/解复用。基带算法分类如图 3 所示。图 3 物理层基带算法分类2.2 数字前端下变频及低通滤波算法下变频及滤波算法的原理结构图如图 4 所示。图 4 下变频及滤波结构接收端的中频信号经过 ADC 后，表达式如下：()()()sin 2/iss kAkffn k=+(1)式中：A 为信号幅度，fs为采样率，fi和 分别为接收端输入信号的频率和相位，n(k)为高斯白噪声，k 为采样点序号，k=1,2,K，K为总采样点数。数字控制振荡器（NCO）信号为：()()()()0000sin 2/cos 2/sscsu

14、kkffukkff=+=+(2)式中：f0、0是 NCO 信号的频率和相位。则低通抽取滤波输出为：()()()()()()()()1010cos 2sin 2sIsQI mAb mfmTnmQ mAb mfmTnm=+=+(3)式中：0ifff=，nI(m)、nQ(m)分别为噪声的同相和正交分量，m 为抽取后的采样点序号，m=1,2,M，M 为信号抽取后的总采样点数，M=K/D，D 为抽取因子。2.3 符号级解扩算法当接收到的信号为扩频信号时，需要对图 4 低通抽取滤波后的信号进行解扩处理，采用时域相关算法，每个采样时刻处理一次。图 4 中 I(m)、Q(m)合成的复信号为 r(m)。解扩的过

15、程为：将长度为 N 的 r(m)，与本地保存的 N 个扩频序列做时域相关运算，通过比较得到其中最大相关值对应的扩频序列的序号，再根据扩频映射表得到对应的原始比特信息。其中 N 为扩频周期。假设第 n 个扩频序列为()()()1,2,.,nnnlllN。第 n 个扩频序列对应的相关值可通过如下方式计算得到：()()()()S111NnmC nlmrmN=+(4)式中：NS为扩频后每个符号的采样点数。2.4 符号级解调算法当接收到的信号为 QPSK 调制信号时，需要对图 4 低通抽取滤波后的信号进行解调处理，每个符号处理一次。解调过程中主要通过鉴相算法获得调制信号载波与本地载波的相位误差。鉴相算法

16、如下：()()()()()()222e mI m Q mQmIm=(5)得到的相位误差 e(m)用于调整本地 NCO，控制本地NCO 的相位向输入信号的相位靠近，最终使得相位差接近为0，这样就可以解调出原始符号。2.5 比特级卷积码译码算法卷积码译码的原理和步骤如下：（1）首先将准备译码的串行比特串并转换为双数据格式。（2）加比选：译码器不断输入数据（每次2个数据比特），当卷积码状态数为 N 时，以 N/2 个蝶形图为单位进行加比选（ACS）操作，每个蝶形图对应 2 个状态到另 2 个状态的转换。蝶形图上的路径共有 4 条，每条路径上的期望值（00、01、10、11，共 4 种情况）构成蝶形图

17、的主要信息。卷积码每个状态对应一个路径度量值，输入的双数据信息与路径期望值通过计算得到欧氏距离后再累加到相应的状态路径度量值上，此即 ACS 中的加操作。因每个状态有两条路径，此时共扩展出 2N 个路径度量值。比选操作是对指向同一状态的两条路径进行比较和选择，其过程是比较两条路径对应的两个状态的路径度量值，此为比操作；保留较小者，剪去较大者，此为选操作。对每个蝶形图做相同操作，将扩展出的 2N 个路径度量值又修减为 N 个，并记录保留的路径；2023 年第 8 期151信息技术与信息化电子与通信技术当译码输入完毕后，继续读入下一段译码输入的一部分做相同操作，这样得到 N 条路径，此时开始回溯。

18、（3）回溯：若逐层加比选方向为从左至右，则回溯方向为从右向左，从 0 状态开始延记录的路径，得到相应的译码值，再将得到的值倒序输出，即得到最终的译码输出结果。2.6 比特级 LDPC 码译码算法LDPC 码译码的原理和步骤如下：第一步是初始化校验节点到变量节点的迭代信息和分层传递信息。第二步是整个译码的迭代过程，每一次迭代分为三个阶段，第一阶段是变量节点更新，根据分层传递信息和上一次迭代的校验节点到变量节点的传递信息计算得到本次迭代的变量节点到校验节点的传递信息；第二阶段是校验节点更新，根据变量节点到校验节点的传递信息计算得到本次迭代的校验节点到变量节点的传递信息；第三阶段是分层传递信息更新，

19、根据上层传递信息和本层校验节点到变量节点的传递信息计算得到本层传递到下一层的分层传递信息。第三步是判决，即根据分层传递信息的正负进行译码判决，当分层传递信息为正值时，译码结果判为 1，当分层传递信息为负值时，译码结果判为 0。然后将判决后的结果集合与校验矩阵进行相乘，当乘积为 0 时，则译码正确，否则继续迭代至设定的最大迭代次数。在译码过程中，码长决定校验矩阵的列数，校验位长度决定校验矩阵的行数。校验矩阵的行对应着校验方程，即校验节点，列对应着传输的比特，即比特节点，因此校验节点的个数决定校验矩阵的行重，即每行 1 的个数，变量节点的个数决定校验矩阵的列重，即每列 1 的个数。3 多模通信体制

20、复杂度评估对具体的算法处理，需要有统一的计算复杂度衡量单位，可称之为核心算子和基本运算单位。通过对常用算法的原理分析，复杂度评估结果归纳如表 1 3 所示。从表中可以看出，数字前端、符号级、比特级算法都可以统一用乘法或加法来衡量算法的复杂度。不同算法的乘法器或加法器可以复用，功能可以重构，例如对信息平台上的各个功能设计数字下变频、低通滤波加速器，对通信各种波形处理、导航接收机设计 FFT、解扩、解调、信道译码加速器，当功能切换时，相当一部分硬件加速器可以保持不变，只进行少量加速器和软件的替换和更新，这样设计出的先进 SoC 芯片就能够支持具有高灵活度和兼容性的多模通信系统。表 1 常用的数字前

21、端算法归纳算法处理模块 算法类型核心算子参 数计算复杂度 单位数字下变频NCO+查找表16b16b乘法采样率 fs4fs乘法低通抽取滤波FIR16b16b乘法采样率 fs；抽取因子 D；滤波器阶数 N2N/Dfs乘法匹配滤波FIR16b16b乘法采样率 fs；滤波器阶数 N2Nfs乘法表 2 常用的符号级处理算法归纳算法处理模块算法类型核心算子参 数计算复杂度 单位FFTRadix-416b16b乘累加(MAC)采样率 fs，FFT 点数 N1.5log2(N)fs乘累加(MAC)解扩时域相关16b16b乘累加(MAC)采样率 fs，扩频周期 N2Nfs乘累加(MAC)信道估计/均衡（TD-L

22、TE,上下行比1:9）频域 LS 估计+二维维纳滤波插值16b16b乘法带宽 Bw(M-Hz)，终端接收天线数量NaNa(Bw/20)16111e6乘累加(MAC)解调64-QAM16b16b乘(加)法符号速率 fs34fs乘（加）解调QPSK16b16b乘(加)法符号速率 fs4fs乘（加）表 3 常用的比特级处理算法归纳算法处理模块算法类型 核心算子参 数计算复杂度单位卷积码译码Viterbi 译码加-比-选(ACS)比特率 fb；状态数 NNfbACSLDPC译码最小和算法异或；最小值；16b 加法比特率 fb；码长 N；迭代数I 行重 wr；列重 wc30I(fb/N)wrw-c(wr

23、+w-c+log2(wr)+Ifbwc异或；最小值；加法4 结束语本文针对先进 SoC 硬件加速器局部可重构技术的需求，对多模通信物理层数字基带信号处理功能进行划分，将算法模块分为数字前端算法、符号级算法、比特级算法 3 类，对每类算法包括的常用算法进行分析，提取出统一的核心算子，然后根据算法的参数，对数字前端下变频及低通滤波、解扩、解调、卷积码译码、LDPC 码译码等算法的原理进行了理论推导，得出了每种算法的计算复杂度。复杂度的评估，为数字处理一体化先进 SoC 的硬件加速器设计提供了前提条件。参考文献：1 马磊，刘强，徐松基于代码转换的 Zynq-SoC 高级综合优化方法 J.计算机辅助设

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