《数字电子技术 》课件第5章 (2).ppt

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1、第5章时序逻辑电路第章时序逻辑电路5.1时序逻辑电路概述时序逻辑电路概述5.2时序逻辑电路分析时序逻辑电路分析5.3典型时序逻辑电路典型时序逻辑电路5.4同步时序逻辑电路的设计同步时序逻辑电路的设计5.5时序逻辑电路仿真实验时序逻辑电路仿真实验实验与实训实验与实训本章小结本章小结习题习题第5章时序逻辑电路 5.1 时序逻辑电路概述时序逻辑电路概述5.1.1 时序逻辑电路的概念时序逻辑电路的概念图如图5.1.1所示。图中，组合逻辑电路的外（部）输出Z1Zj是整个时序逻辑电路的输出，而内部逻辑输出D1Dm则作为记忆电路的输入，X1Xi是组合逻辑电路的外（部）输入，Q1Qn是组合逻辑电路的内（部）输

2、入，也是记忆电路的输出。第5章时序逻辑电路图5.1.1 时序逻辑电路原理框图第5章时序逻辑电路由图5.1.1可写出其逻辑函数式Zifi(X1，X2，Xn，Q1，Q2，Qn)i1，j)(5.1.1)Dkgk(X1，X2，,Xn，Q1，Q2，Qn)(k1，m)（5.1.2）式（5.1.1）称为输出函数，式（5.1.2）称为控制函数或激励函数。第5章时序逻辑电路从图5.1.1可以看出时序逻辑电路在结构上有两个特点:（1）在一般情况下，电路包含有组合逻辑电路和存储电路两部分；（2）组合逻辑电路至少有一个输出反馈到存储电路的输入端，而存储电路的输出中至少有一个是组合逻辑电路的输入，与当前的其他外输入共同

3、决定电路当前的输出。第5章时序逻辑电路5.1.2 时序逻辑电路分类根据存储电路中的触发器动作特点的不同，时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路两大类。在同步时序逻辑电路中，各触发器单元的时钟输入端有一个统一的时钟脉冲，各存储单元状态的转换都是在同一时钟信号的操作下同时进行的，并且时钟脉冲间隔不能过短，只有在前一时钟脉冲所引起的电路响应完全结束之后，也就是电路已进入新的稳态之后，下一个时钟才能到来，否则会发生逻辑混乱。第5章时序逻辑电路而在异步时序逻辑电路中，各触发器的时钟输入端没有统一的时钟信号，各存储单元状态的改变不是同时发生的；或者电路中没有时钟脉冲，如由两个与非门构成的基本

4、RS触发器，如图5.1.2所示。第5章时序逻辑电路图5.1.2 异步时序逻辑电路模型第5章时序逻辑电路根据输出信号的特点，又可将时序逻辑电路分为米利（Mealy）型和穆尔（Moore）型两种。所谓米利型电路，是指电路的输出状态不仅与存储电路的状态有关，还与当前的外输入信号有关，如图5.1.3（a）所示，其输出函数可用式（5.1.1）表示。而穆尔型电路是指电路的输出状态仅与存储电路的状态有关而与外输入信号无关，或者没有外输入信号，如图5.1.3（b）所示，其输出函数可用式（5.1.3）表示。Zifi(Q1，Q2，Qn)(i1，j)（5.1.3）第5章时序逻辑电路图5.1.3 同步时序逻辑电路模型

5、（a）米利型；（b）穆尔型第5章时序逻辑电路课堂活动课堂活动一、课堂提问和讨论1.组合逻辑电路和时序逻辑电路在逻辑功能和电路结构上有何区别？2.同步时序电路和异步时序电路有什么不同？3.米利型和穆尔型电路在结构上有何区别？二、学生演讲和演板试画出时序逻辑电路的结构框图。第5章时序逻辑电路5.2 时序逻辑电路分析时序逻辑电路分析5.2.1 同步时序逻辑电路分析的一般步骤同步时序逻辑电路分析的一般步骤与组合逻辑电路的分析相类似，时序逻辑电路的分析就是通过阅读逻辑电路图，找出电路的状态和输出的状态在输入变量与时钟信号的作用下的转换规律，并分析它们的逻辑功能。具体的分析步骤不尽相同，首先讨论同步时序逻

6、辑电路的分析方法，其一般步骤如下：第5章时序逻辑电路（1）分析电路的组成。（2）根据所给出的逻辑图写出每个触发器的驱动方程（存储电路中各触发器输入信号的函数式，又叫激励函数）；根据所给出的逻辑图写出整个时序逻辑电路的各输出方程（各外输出函数），组成输出方程组。第5章时序逻辑电路（3）将所得到的驱动方程代入相应触发器的特性方程，求得每个触发器的次态方程。而由这些次态方程可得到整个时序电路的次态方程组。（4）根据所得次态方程组和输出方程组，列出同步时序逻辑电路的状态转换真值表。（5）根据所得状态转换真值表画出该电路的状态转换图和时序图。（6）根据状态转换表、状态转换图和时序图描述电路的逻辑功能。第

7、5章时序逻辑电路5.2.2 同步时序逻辑电路分析举例例5.2.1 分析如图5.2.1所示的同步时序逻辑电路。图5.2.1 例5.2.1同步时序逻辑电路第5章时序逻辑电路解 （1）分析电路组成。组合逻辑部分是一个与门，存储电路是两级JK触发器，有一个外输入X和一个外输出Z。（2）根据所给出的逻辑电路图写出驱动方程和外输出方程。驱动方程：（5.2.1）外输出方程：ZXQ2Q1（5.2.2）第5章时序逻辑电路（3）将所得到的驱动方程代入相应触发器的特性方程，求得每个触发器的次态方程。JK触发器的特性方程：Qn+1JQ+KQ将式(5.2.1)代入上式得次态方程组：(5.2.3)第5章时序逻辑电路（4）

8、根据所得次态方程组（式(5.2.3)）和外输出方程（式(5.2.2)），列出状态转换真值表。若将任何一组输入变量以及电路初始状态（任意现态）的取值代入次态方程和外输出方程，即可算出电路的次态及输出值，以得到的次态作为新的初始状态，和此时的外输入变量取值再次代入次态方程和输出方程进行计算，又可得到一组新的次态和输出值，如此继续，将全部的现态逐一代入方程并将计算结果列成真值表的形式，这就是状态转换真值表。第5章时序逻辑电路该电路有一个外输入X和一个外输出Z，两个状态变量Q2和Q1（内输入），所以该电路有8种输入组合，根据式(5.2.3)和式(5.2.2)可求出每一种组合的输出Z和次态Q1n+1、Q

9、2n+1的值。例5.2.1的状态转换真值表如表5.2.1所示。第5章时序逻辑电路第5章时序逻辑电路（5）在状态图中，圆圈及圈内的字母或数字表示电路的各个状态，连线及箭头表示状态转换方向（由现态到次态），当箭头的起点和终点都在同一个圆圈上时，则表示状态不变。标在连线一侧的数表示状态转换前输入信号的取值和输出值。通常将输入信号的取值写在斜线以上，输出值写在斜线以下。由于存储电路由两个触发器构成，所以电路的状态组合有四种，可假设电路现态Q2Q1为00、01、10和11，画出状态转换图如图5.2.2所示。第5章时序逻辑电路图5.2.2 例5.2.1状态转换图第5章时序逻辑电路设电路的初始状态Q2Q10

10、0，根据状态转换表和状态转换图画出该电路在一系列CP脉冲作用下的时序图，如图5.2.3所示。图5.2.3 例5.2.1时序图第5章时序逻辑电路（6）描述电路逻辑功能。从状态转换真值表、状态转换图和时序图可以看出，当X0时，电路状态保持不变，而当X=1时，电路状态在CP脉冲的作用下按照0001101100的循环转换，并且每四个CP脉冲作用后，即计数到11时，Z输出一个进位脉冲。由此可知该电路是一个可控的模4二进制加法计数器。第5章时序逻辑电路例5.2.2 已知如图5.2.4所示的同步时序逻辑电路，请分析其逻辑功能。图5.2.4 例5.2.2同步时序逻辑电路第5章时序逻辑电路解 （1）分析电路组成

11、。该电路无外输入和外输出，存储电路由三级JK触发器构成。（2）根据所给出的逻辑电路图写出驱动方程：(5.2.4)第5章时序逻辑电路（3）将所得到的驱动方程代入相应触发器的特性方程，求得次态方程组：JK触发器的特性方程：Qn+1JQ+KQ将式(5.2.4)代入上式得次态方程组：(5.2.5)（4）根据所得次态方程组（式(5.2.5)）和输出方程（式(5.2.4)），列出状态转换真值表，如表5.2.2所示。第5章时序逻辑电路第5章时序逻辑电路（5）根据状态转换真值表画出该电路的状态转换图。该存储电路由三个触发器构成，所以电路的状态组合有8种，可假设电路现态Q3Q2Q1为000、001、010、01

12、1、100、101、110、111，其状态转换图如图5.2.5所示。第5章时序逻辑电路图5.2.5 例5.2.2状态转换图第5章时序逻辑电路设电路的初始状态Q3Q2Q1000，画出该电路的时序图，如图5.2.6所示。图5.2.6 例5.2.2时序图第5章时序逻辑电路（6）描述电路逻辑功能。从状态转换真值表、状态转换图和时序图可以看出，三个触发器共8个状态，其中有5个状态是有效状态，构成有效循环，另三个状态是无效状态(偏离态)。电路状态在CP脉冲的作用下按照000001010011100000的循环转换，所以它是一个五进制同步加法计数器。第5章时序逻辑电路判断能否自启动的方法是：当电源开始加电或

13、者工作中遇到外界干扰情况进入无效状态110、111、101时，在经过一个CP脉冲后可以进入有效循环，例如无效状态111在经过一个CP脉冲后转换成有效状态000，从而进入有效循环。这种能够通过CP脉冲从无效状态自动进入有效状态的电路称其具有自启动能力，反之则无自启动能力。综上所述，该电路是一个可自启动的五进制同步加法计数器。第5章时序逻辑电路例5.2.3 已知图5.2.7所示的同步时序逻辑电路，试分析其逻辑功能。图5.2.7 例5.2.3同步时序逻辑电路第5章时序逻辑电路解 （1）分析电路组成。此电路无外输入和外输出，三个输出由触发器的状态提供，存储电路由三级D触发器构成。（2）根据所给出的逻辑

14、电路图写出驱动方程和外输出方程。驱动方程：(5.2.6)第5章时序逻辑电路外输出方程：（5.2.7）（3）将所得到的驱动方程代入相应触发器的特性方程，得到次态方程组：D触发器的特性方程：Qn+1D第5章时序逻辑电路 将式（5.2.6）代入上式得次态方程组：（5.2.8）（4）列状态转换真值表，如表5.2.3所示。第5章时序逻辑电路第5章时序逻辑电路（6）描述电路逻辑功能。从状态转换图可见，001、010、100这三个状态形成了闭合回路，在电路正常工作时，电路状态总是按照回路中的箭头方向循环变化的，这三个状态为有效状态，其余的五个状态为无效状态(偏离态)。第5章时序逻辑电路从该电路的状态转换真值

15、表和状态转换图不太容易直接看出此电路的逻辑功能，而由它的时序图可见，这个电路在正常工作时，各触发器的输出端轮流出现一个脉冲信号，其脉冲宽度为一个CP周期，即1TCP，循环周期为3TCP；这个动作可以看做是在CP脉冲作用下，电路把宽度为1TCP的脉冲依次分配给Q0、Q1、Q2各端，所以该电路的功能为脉冲分配器或节拍脉冲产生器。由状态转换图可知,若此电路由于某种原因进入无效状态时，在CP脉冲作用后，电路能自动回到有效序列，所以此电路具有自启动能力。第5章时序逻辑电路5.2.3 异步时序逻辑电路分析异步时序逻辑电路分析异步时序逻辑电路与同步时序逻辑电路的分析方法基本相同。在异步时序逻辑电路中，由于没

16、有统一的时钟脉冲，分析时必须注意，触发器只有在加到其CP端上的信号有效时，才有可能改变状态。CP信号无效或没有CP信号时，触发器都将保持原有状态不变。第5章时序逻辑电路因此，在考虑各触发器状态转换时，除考虑驱动信号的情况外，还必须考虑其CP端的情况，即根据各触发器的时钟信号CP的逻辑表达式及触发方式，确定各CP端是否有触发信号作用（对于由上升沿触发的触发器而言，当其CP端的信号由0变为1时，有触发信号作用；对于由下降沿触发的触发器而言，当其CP端的信号由1变为0时，有触发信号作用）。第5章时序逻辑电路有触发信号作用的触发器能改变状态，无触发信号作用的触发器则保持原有的状态不变。由此可见异步时序

17、逻辑电路的分析步骤要比同步时序逻辑电路复杂。下面我们通过一个异步时序逻辑电路的例题，来说明异步时序逻辑电路的分析方法。第5章时序逻辑电路例5.2.4 已知如图5.2.10所示的异步时序逻辑电路，试分析其逻辑功能。图5.2.10 例5.2.4异步时序逻辑电路第5章时序逻辑电路解（1）分析电路组成。在此电路中，CP2未与时钟脉冲源CP相连，属异步时序逻辑电路；组合逻辑部分是一个与门，存储电路是两级D触发器，无外输入，但有一个外输出Z。（2）根据所给出的逻辑电路图写出时钟方程、驱动方程以及次态方程组。时钟方程：(5.2.9)第5章时序逻辑电路驱动方程：（5.2.10）（3）各触发器的次态方程组：（5

18、.2.11）（4）状态转换真值表如表5.2.4所示。第5章时序逻辑电路第5章时序逻辑电路（5）状态图和时序图。状态转换图如图5.2.11所示，时序图如图5.2.12所示。图5.2.11 例5.2.4状态转换图第5章时序逻辑电路图5.2.12 例5.2.4时序图第5章时序逻辑电路（6）描述电路逻辑功能。由状态图和时序图可知，电路状态在CP脉冲的作用下按照0011100100的循环转换，并且每四个CP脉冲作用后，即计数到11时，Z输出一个借位脉冲。故知此电路是一个异步四进制减法计数器，Z是借位信号；也可把该电路看做一个序列信号发生器。四个CP周期为输出序列脉冲信号Z的重复周期。第5章时序逻辑电路课

19、堂活动课堂活动一、课堂提问和讨论1.如何理解时序电路中的现态和次态，它们之间有何关系？2.如何理解时序电路分析中出现的驱动方程、特性方程和次态方程？3.同步时序逻辑电路和异步时序逻辑电路在分析方法上有什么不同？4.如何判断时序电路的状态中哪些是有效状态?哪些是无效状态？第5章时序逻辑电路二、学生演讲和演板1.已知图5.2.13所示的时序逻辑电路，请写出其驱动方程和次态方程。2.已知图5.2.14所示的时序逻辑电路，请分析其逻辑功能，写出其驱动方程、次态方程和输出方程，列出状态转换真值表并画出状态转换图。第5章时序逻辑电路图5.2.13第5章时序逻辑电路图5.2.14第5章时序逻辑电路三、小组活

20、动分小组讨论，如何判断一个时序逻辑电路是否具有自启动能力？并判断图5.2.15所示时序电路能否自启动。图5.2.15第5章时序逻辑电路四、四、课堂练习课堂练习1.已知图5.2.16所示的时序逻辑电路，请分析其逻辑功能，写出其驱动方程、次态方程和输出方程，列出状态转换真值表并画出状态转换图。图5.2.16第5章时序逻辑电路2.已知图5.2.17所示的时序逻辑电路，请分析其逻辑功能，写出其驱动方程、次态方程和输出方程，列出状态转换真值表并画出状态转换图，检查电路能否自启动。图5.2.17第5章时序逻辑电路3.已知图5.2.18所示的时序逻辑电路，请分析其逻辑功能，写出其驱动方程、次态方程和输出方程

21、，列出状态转换真值表并画出状态转换图，检查电路能否自启动。图5.2.18第5章时序逻辑电路 5.3 典型时序逻辑电路典型时序逻辑电路5.3.1 寄存器寄存器1.数码寄存器1）双拍接收方式(1)电路组成。图5.3.1所示为由基本 RS 触发器和与非门组成的 4 位数码寄存器，D3、D2、D1、D0依次为4位数码输入端，Q3、Q2、Q1、Q0为对应的4个输出端，还有一个清零端，一个接收控制端。第5章时序逻辑电路图5.3.1 双拍接受方式的数码寄存器第5章时序逻辑电路(2)工作过程。第一拍：清零。用一个负脉冲（清零脉冲或复位脉冲）接入基本 RS 触发器的R端，所有的触发器置0，也称复位到0状态。第二

22、拍：寄存数码。用一个正脉冲（接收脉冲或存数脉冲）将所有的与非门开启，则数码D3、D2、D1、D0输入寄存器，D3、D2、D1、D0作为触发器S端的输入信号，而此时R端为高电平，Q3、Q2、Q1、Q0等于输入的数码D3、D2、D1、D0，输入数据存入寄存器。第5章时序逻辑电路2）单拍接收方式的数码寄存器 单拍接收方式的数码寄存器不需要预先清零，只要接收脉冲到来，就可以将输入数据存入寄存器，一拍就能完成寄存的过程。如图5.3.2所示，这种寄存器由四个相同的单元组成，每个单元由一个基本RS触发器及相应的控制门组成，不难分析出每个单元就是一个D锁存器。接收控制端就是D锁存器的时钟脉冲端CP，CP为高电

23、平有效。第5章时序逻辑电路图5.3.2 单拍数码寄存器第5章时序逻辑电路D锁存器特性方程为Qn+1=D(当CP的时钟脉冲到来时)，因此当接收脉冲到来时，Q3n+1Q2n+1Q1n+1Q0n+1=D3D2D1D0，寄存器接收输入数码。为了克服空翻现象，我们还可以用主从RS、D、JK等触发器组成数码寄存器，这种寄存器在时钟脉CP的上升沿或下降沿接收数码。图5.3.3为D触发器构成的数码寄存器。第5章时序逻辑电路图5.3.3 D触发器构成的数码寄存器第5章时序逻辑电路3）中规模集成寄存器 中规模集成寄存器常见的有集成4位寄存器、集成6位寄存器、集成8位寄存器三种，一般都具有清零、接收、寄存和输出等四

24、种功能。也有一些器件为了实际需要，简化电路为只有清零或禁止功能。图5.3.4（a）就是集成4位寄存器74LS175的逻辑电路图，它具有清零端，并且有互补输出端，图（b）是它的引脚图。74LS175的功能如表5.3.1所示。第5章时序逻辑电路图5.3.4 74LS175逻辑图和引脚图(a)逻辑图；(b)引脚图第5章时序逻辑电路第5章时序逻辑电路2.移位寄存器 1）单向移位寄存器 仅具有左移或右移功能的移位寄存器叫单向移位寄存器。按照移位的方向不同可以分为左移和右移两种。一般把数据由低位向高位移动的寄存器称为右移寄存器，反之称为左移寄存器。按照数据写入和读出方式的不同，可以将这种寄存器分为串行输入

25、串行输出、串行输入并行输出、并行输入串行输出、并行输入并行输出四种工作模式。一般通用性较强的集成移位寄存器都具有这四种工作模式。第5章时序逻辑电路（1）串行输入串行输出/并行输出的单向移位寄存器。图5.3.5所示的寄存器由四个D触发器组成，每个触发器的Q端依次与下一个触发器的D端相连。因此Q0n+1=D，Q1n+1=Q0n，Q2n+1=Q1n，Q3n+1=Q2n，只有第一个触发器接收输入数码。现将数码D3D2D1D0（1101）从高位串行输入，具体过程是：当第一个时钟上升沿过后，Q0n+1=D3=1，FF0存入1；第二个CP上升沿过后，Q0n+1=D2=1，FF0存入1，同时由于Q1n+1=Q

26、0n=1，D3挤入FF1。第5章时序逻辑电路图5.3.5 单向移位串/并行输入-串/并行输出寄存器逻辑图第5章时序逻辑电路同理，第三个CP上升沿过后，D1存入FF0，D2挤入FF1，D3挤入FF2；第四个CP上升沿过后，D0存入FF0，D1挤入FF1，D2挤入FF2，D3挤入FF3。串行输入完毕，数据D3D2D1D0=1101依次存入FF3、FF2、FF1、FF0，存入数据并行输出Q3Q2Q1Q0=1101。也可以用功能表和时序图来描述其逻辑功能，见表5.3.2和图5.3.6。第5章时序逻辑电路表表5.3.2 右移寄存器状态表右移寄存器状态表第5章时序逻辑电路图5.3.6 右移寄存器时序图第5

27、章时序逻辑电路(2)串行/并行输入串行/并行输出的单向移位寄存器。如图5.3.5所示为右移串行/并行输入串行/并行输出单向移位寄存器。并行输入的工作原理与串行输入的工作原理基本相同，只是选用了D触发器的SD端（置位端）作为并行输入的输入端，RD(置零端)作为清零端。SD、RD具有优先功能，因此并行输入优先于串行输入。第5章时序逻辑电路2）双向移位寄存器 数据既可以左移又可以右移的寄存器称为双向移位寄存器，图5.3.7所示为一个基本的双向移位寄存器逻辑图。其中控制信号S和与或非门单元构成了一个二选一数据选择器，当右移信号到来S=1时，四个与或非门左边的与门开启，右边的与门关闭。右移输入数码DSR

28、取反以后，再经与或非门取反，再从FF0的D端输入（相当于右移输入数码DSR直接从D端输入）。FF0的Q端经过与或非门加到FF1的D端（相当于Q0直接从FF1的D端输入），以此类推。第5章时序逻辑电路图5.3.7 双向移位寄存器逻辑图第5章时序逻辑电路3）中规模集成双向移位寄存器集成移位寄存器的种类很多，比较典型的是74194或CC40194，它们为4位双向通用移位寄存器，两者可以互换使用，其引脚排列图如图5.3.8所示，其逻辑图如图5.3.9所示。第5章时序逻辑电路图5.3.8 74194引脚图第5章时序逻辑电路图5.3.9 双向移位寄存器74194逻辑图第5章时序逻辑电路 当S1S01时，与

29、或非门单元中中间的与门开启，其他与门被锁，中间与门的输入信号B被选中，使触发器FF1的输入端SB、RB，当CP到达时FF1被置成QBn+1B，此时移位寄存器工作在并行置数状态。其他三个触发器单元与FF1的工作原理基本一致，不再讨论。根据以上分析可得出4位双向移位寄存器74194的逻辑功能表，如表5.3.3所示。第5章时序逻辑电路第5章时序逻辑电路5.3.2 计数器计数器计数器的种类非常多。若按计数器中的各触发器单元状态更新情况的不同可分为同步、异步计数器。同步计数器中各个触发器受同一时钟脉冲输入计数脉冲的控制，因此各触发器状态的更新是同步的；异步计数器中的输入记数脉冲只控制其中的某几个触发器，

30、而有的触发器是以低位的进位信号作为时钟控制信号的，各个触发器状态的更新不是同步的。第5章时序逻辑电路按计数容量的不同，计数器可以分为二进制、十进制、N进制计数器。二进制计数器采用“逢二进一”的计数方式，若计数器由n个触发器组成，则该计数器的最大容量为2n，计数循环状态数M=2n，称为模数，也叫计数容量。由于二进制计数器的模为2n，因此也称为模2n计数器。若计数器只用了2n个计数状态中的a种形成计数循环则称为模a计数器，属于非模2n计数器。十进制计数器就是非模2n计数器，它采用“逢十进一”的计数方式，可以选用2n个状态中任意十个形成计数循环，也称模10计数器。第5章时序逻辑电路N进制计数器是采用

31、“逢N进一”的计数方式，它是在计数长度2n中任意选出N个状态形成的计数循环。若按计数过程中数值增减的情况的不同，计数器可分为加法、减法和可逆计数器等。随着脉冲的输入作递增计数的叫加法计数器，进行递减计数的叫减法计数器，而可增可减的称可逆计数器。第5章时序逻辑电路1.同步二进制计数器1）同步二进制加法计数器（1）电路组成。为了便于初学者理解，我们从简单的4位计数器开始分析。同步4位二进制加法计数器如图5.3.10所示，由四个JK触发器接成的T触发器组成，各个触发器均受同一时钟脉冲CP的控制。触发器FF0、FF1、FF2、FF3的输出端从低位到高位组成一个四位二进制数码Q3Q2Q1Q0。第5章时序

32、逻辑电路图5.3.10 同步二进制计数器逻辑图第5章时序逻辑电路（2）工作原理。由于J0、K0悬空，T0=J0=K0=1，所以触发器FF0为T触发器，CP每作用一次，FF0翻转一次。FF0的现态又作为FF1次态的输入，J1=K1=Q0，当CP到来时，若FF0的上一个状态为0，FF1则翻转，否则保持原态。同时FF0、FF1的现态作为FF2次态的输入，T2=J2=K2=Q0Q1,因此只有当FF0、FF1的上一个状态均为1时，FF2才翻转，只要有一个为0，FF2仍保持原态。第5章时序逻辑电路同理可知，Ti=Ji=Ki=Qi1 Qi2Q1 Q0，只有当低位均为1时，Ti=1，触发器翻转；反之则保持不变

33、。而二进制加法的运算规律是：在一个多位的二进制数的末位加上1，若其中第i位（任意一位）以下各位都为1时，则第i位状态改变（由0变1或由1变0）；反之，若第i位以下各位有一个不是1时，第i位保持不变。但最低位的状态每次加1都会改变。第5章时序逻辑电路根据以上所述，发现该计数器正好符合二进制加法计数规律。具体如下：设触发器初始状态为0000，当第一个CP到来时，FF0触发翻转，Q0=1，由于第一个CP到来前瞬间Q0=0，使得J1=K1=0、J2=K2=0、J3=K3=0，所以FF1、FF2、FF3保持0态，计数器为0001态。当第二个CP到来时，FF0翻转，Q0=0，由于第二个CP到来时J1=K1

34、=1，J2=K2=0、J3=K3=0，所以FF1也发生翻转，FF2保持，计数器为0010态。当第三个CP到来时，FF0翻转，由于第三个CP到来时，J1=K1=0，J2=K2=0，因此FF1和FF2都保持，计数器为0011态。第5章时序逻辑电路当第四个CP到来之时，FF0翻转，而FF1和FF2的低位都为1，使得J1=K1=1，J2=K2=1，J3=K3=0，所以FF1和FF2都发生翻转，计数器变为0100态。第五个CP到来直到第16个CP到来，计数器回到0000状态，并且产生一个进位输出信号CQ3Q2Q1Q0。以此类推，可以得到一个计数循环的16个状态，状态转换表如表5.3.4所示。通过状态转换

35、表可知，这是一个按二进制计数规律递增的计数器，计数长度M=2n（n4），是一个模16计数器，也是一个十六进制计数器，但由于它属于模2n计数器，所以我们称之为模16的二进制计数器。第5章时序逻辑电路第5章时序逻辑电路根据以上分析可很快得到此电路的状态转换图和时序图，见图5.3.11和图5.3.12。图5.3.11 4位二进制加法计数器状态转换图第5章时序逻辑电路图5.3.12 4位二进制加法计数器时序图第5章时序逻辑电路(3)集成4位同步二进制加法计数器。在实际使用的计数器芯片中，经常需要附加一些控制电路以增加电路的功能和灵活性。图5.3.13所示为中规模集成4位同步二进制加法计数器74161的

36、逻辑图和引脚图。该电路除了具有二进制加法计数功能外，还具有预置数、保持状态和异步清零等附加功能。其中，RD为异步清零端，CO为进位输出端，LD为同步预置数使能端，D3D0为同步并行数据输入端，EP和ET为工作状态控制端。第5章时序逻辑电路图5.3.13 集成4位同步二进制加法计数器74161逻辑图和引脚图(a)逻辑图；(b)引脚图第5章时序逻辑电路综上所述，列出表5.3.5所示的74161功能表，其时序图如图5.3.14所示。第5章时序逻辑电路图5.3.14 集成4位同步二进制加法计数器74161时序图第5章时序逻辑电路与74161的异步置零方式不同，还有一些同步计数器（如74LS162、74

37、LS163）采用的是同步置零的方式。在同步置零的计数器电路中，RD为低电平时，计数器不会立刻清零，而要等下一个CP到达时才能将触发器置零，而异步电路中的 RD不受CP控制。第5章时序逻辑电路2）同步二进制减法计数器二进制减法运算的规律与加法运算类似：一个多位的二进制数减1时，若其中第i位以下各位均为0时，则第i位状态改变（由0变1或由1变0），反之保持不变，而最低位每次减1状态都会改变。4位同步二进制递减计数器逻辑图如图5.3.15所示，电路结构与加法计数器类似，其中四个JK触发器的J、K端均接在一起构成T触发器。下面我们用同步计数器的一般分析方法来分析它的工作原理及逻辑功能。第5章时序逻辑电

38、路图5.3.15 4位二进制减法计数器逻辑图第5章时序逻辑电路(1)写驱动方程。驱动方程又叫激励方程，是指计数器输入端的逻辑函数式，它们决定了触发器的次态去向。由图可知各触发器的驱动方程：第5章时序逻辑电路(2)求次态方程。将驱动方程代入触发器的特性方程中，可得各触发器的次态方程：(3)列状态转换表。将计数器所有现态依次列举出来分别代入次态方程中，求出相应的次态并列成表格，这种表格称为状态转换表。4位二进制减法计数器状态转换表如表5.3.6所示。第5章时序逻辑电路第5章时序逻辑电路（4）画状态图及时序图。根据表5.3.6画出4位减法计数器的状态图和时序图，如图5.3.16和图5.3.17所示。

39、图5.3.16 4位减法计数器状态图第5章时序逻辑电路图5.3.17 4位减法计数器时序图第5章时序逻辑电路(5)功能描述。从状态图中可以看出，该计数器电路的逻辑功能与二进制减法计数的运算规律一致，它用了24=16的所有状态形成计数循环。计数器从1111111011010000，记录了16个CP脉冲数后，完成了一个计数循环，并向高位借一位，又重新开始新一轮的计数循环，它是一个模16二进制减法计数器。第5章时序逻辑电路3）集成同步二进制可逆计数器加/减法计数规律的区别在于Ti不同。加法计数时，Ti=Qi1 Qi2Q1 Q0，而减法计数时，Ti=Qi1 Qi2Q1 Q0，欲将图5.3.10所示的二

40、进制加法计数器与图5.3.13所示的二进制减法计数器合并在一起，只需通过一根加/减计数控制端或者通过双时钟控制予以选择就构成了二进制可逆计数器。74LS193为4位双时钟同步二进制可逆计数器，其逻辑图与引脚图如图5.3.18所示，功能表如表5.3.7所示。第5章时序逻辑电路图5.3.18 双时钟同步二进制可逆计数器74LS193的逻辑图和引脚图(a)逻辑图；(b)引脚图第5章时序逻辑电路第5章时序逻辑电路2.同步十进制计数器1）同步十进制加法计数器（1）电路组成。图5.3.19所示的十进制计数器是由四个JK触发器和两个进位门组成的，四个触发器受同一个CP控制，其中CO是向高位进位的输出信号。第

41、5章时序逻辑电路图5.3.19 4位同步十进制加法计数器的逻辑图第5章时序逻辑电路(2)工作原理。驱动方程：输出方程：CO=Q0Q3第5章时序逻辑电路 次态方程：同步十进制加法计数器状态转换表见表5.3.8。第5章时序逻辑电路第5章时序逻辑电路 状态图和时序图。同步十进制加法计数器（8421BCD码）状态转换图如图5.3.20所示，时序图如图5.3.21所示。画状态转换图时，应将初始值作为现态，然后转换到次态（例如从Q3Q2Q1Q0=0000转换为Q3n+1Q2n+1 Q1n+1Q0n+1=0001），下一个次态应将上一个次态0001作为新的现态，从状态表中找出新的次态（即Q3n+1Q2n+1

42、Q1n+1 Q0n+1=0010），一直如此进行下去，直到所有的状态数（这里是24=16种）都出现在状态图中为止，得到的才是反映电路全面工作情况的状态转换图。第5章时序逻辑电路图5.3.20 4位同步十进制加法计数器的状态转换图第5章时序逻辑电路图5.3.21 4位同步十进制加法计数器的时序图第5章时序逻辑电路(3)集成同步十进制加法计数器。图5.3.22和图5.3.23所示电路是中规模集成的同步十进制加法计数器74160的引脚图和逻辑图。它们在图5.3.19所示电路的基础上增加了同步预置数、异步清零和保持功能。其中，LD、RD、D3D0、EP、ET和CO等各输入/输出端的功能和用法与图5.3

43、.13所示74161电路中对应的输入端相同，这里不再赘述。两者的功能表也相同，所不同的仅在于74160是十进制计数器,而74161是模16的二进制计数器。第5章时序逻辑电路图5.3.22 4位同步十进制加法计数器74160的引脚图第5章时序逻辑电路图5.3.23 4位同步十进制加法计数器74160的逻辑图第5章时序逻辑电路2）同步十进制减法计数器(1)电路组成。如图5.3.24所示，BO为向高位的借位输出端。（2）工作原理。驱动方程：第5章时序逻辑电路 输出方程：次态方程:同步十进制减法计数器状态转换表如表5.3.9所示。第5章时序逻辑电路第5章时序逻辑电路 画状态图。根据表5.3.9所示状态

44、表画出状态转换图，如图5.3.25所示。功能描述。从状态图中可以看出，随着输入脉冲个数的增加，计数器中的数是按8421码编码进行减法计数的。当输入10个计数脉冲后，计数状态回归到0000状态。第5章时序逻辑电路图5.3.25 4位同步十进制减法计数器的状态图第5章时序逻辑电路3）集成同步十进制可逆计数器同步十进制可逆计数器74LS192的外引线排列图如图5.3.26所示。它具有双时钟端CPD和CPU，CPD为减法计数时钟端，CPU为加法计数时钟端，CR为清零端，高电平有效，LD为置数端，低电平有效。74LS192的逻辑图和逻辑功能可参考74LS193，此处不再赘述，它们的区别仅在于74LS19

45、2是同步十进制可逆计数器，而74LS193则是同步二进制可逆计数器。第5章时序逻辑电路图5.3.26 集成同步十进制可逆计数器74LS192的引脚图第5章时序逻辑电路3.同步N进制计数器除了二进制计数器和十进制计数器，还有其他进制的计数器，比如三进制、五进制、六进制计数器等，我们称之为任意进制计数器，简称N进制计数器。图5.3.27（a）、（b）、（c）分别为三进制、五进制、十一进制计数器的逻辑图，现以图（a）所示三进制计数器为例来分析其逻辑功能。第5章时序逻辑电路图5.3.27 N进制计数器逻辑图（a）三进制;（b）五进制;（c）十一进制第5章时序逻辑电路(1)驱动方程：（2）输出方程：K0

46、=1K1=1(3)次态方程：第5章时序逻辑电路（4）状态表如表5.3.10所示。(5)根据状态表画出如图5.3.28所示的状态转换图，从状态转换图上可以看出计数器从四个状态中选了00、01、10三个状态作为一个计数循环，是一个三进制计数器，计数器具有自启动能力。图5.3.27（b）和（c）所示的五进制和十一进制计数器也可以采用同样的方法进行分析。第5章时序逻辑电路第5章时序逻辑电路图5.3.28 三进制计数器状态转换图第5章时序逻辑电路4.集成计数器的应用由于集成计数器具有体积小、功耗低、功能灵活等优点，因此它们在一些简单小型数字系统中被广泛应用。集成计数器的类型很多，表5.3.11列举了若干

47、集成计数器产品。本节以比较典型的74160/161为例来介绍集成计数器的应用。第5章时序逻辑电路第5章时序逻辑电路1）MN的情况MN的情况MN时，由于已有的计数器容量不够，必须将多片N进制计数器组合起来才能构成M进制计数器。各片之间的级联方式可分为串行进位法、并行进位法、整体置零法和整体置数法几种。我们以两级之间的级联为例说明这几种连接方法的原理。（1）M可以由两个小于N的因数相乘得到，即MN1N2,则可采用串行进位法或者并行进位法将一个N1进制计数器和一个N2进制计数器连接起来，构成M进制计数器。第5章时序逻辑电路在串行进位法中，以低位片的进位输出信号作为高位片的时钟输入信号，由于此种连接方

48、法使得两级计数器的CP不同步，所以又称同步级联法。在并行进位法中，则是以低位片的进位输出信号作为高位片的工作状态控制信号（EP、ET），而两片的CP接相同的计数脉冲信号，所以这种方法又称异步级联法。第5章时序逻辑电路当N1、N2不等于已有的计数器容量N时，可以用之前所讲的反馈法现将两个N进制计数器分别连接成N1进制计数器和N2进制计数器，然后再以串行进位法或者并行进位法将它们连接起来构成M进制计数器。第5章时序逻辑电路例5.3.3 试采用两片74160设计一个六十进制计数器。解 M60610，N10，N110，N26，其中一片N2N，所以先用反馈置数法将高位片连接成六进制计数器，然后再用串行进

49、位法或并行进位法将它们连接起来构成六十进制计数器。第5章时序逻辑电路(1)并行进位法。如图5.3.35所示，以第（1）片的进位输出C作为第（2）片的EP、ET输入，每当第（1）片状态变化为9（1001）时，C1，即EPET1，下一个（第十个）CP到来时，第（2）片计数加1，而第（1）片状态变成0（0000），且它的进位输出端C回到低电平，准备进入下一个循环。结果很明显，即第（1）片每计十个状态，第（2）片计一个，当计满60个CP时，产生进位输出信号，两片同时复位。第5章时序逻辑电路图5.3.35 例5.3.3并行进位法连线图第5章时序逻辑电路(2)串行进位法。如图5.3.36所示，此种接法的两

50、片EP、ET均恒为1，以第（1）片的进位输出C作为第（2）片的CP输入，每当第（1）片状态变化为9（1001）时，C1，即第（2）片的CP为1，第（1）片的下一个CP到来时状态变成0（0000），其进位输出端C跳回到低电平，此时第（2）片的CP得到一个正跳变，于是第（2）片计入1。结果很明显，即第（1）片每计十个状态，第（2）片计一个，当计满60个CP时，产生进位输出，两片同时清零。第5章时序逻辑电路图5.3.36 例5.3.3串行进位法连线图第5章时序逻辑电路当M不能分解成N1N2时，上面所讲的串行进位法或并行进位法就都行不通了。此时需采用整体反馈法，即采用整体置零法和整体置数法来构成M进制