《数字电子技术 》课件第5章 (8).ppt
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1、第5章 时序逻辑电路第5章 时序逻辑电路5.1 时序逻辑电路的特点及其分类5.2 时序电路的分析5.3 常用的MSI时序逻辑器件5.4 同步时序电路的设计5.5 本章小结5.6 例题精选5.7 自我检测题第5章 时序逻辑电路5.1.1 时序逻辑电路的特点时序逻辑电路的特点时序逻辑电路的结构图如图5.1.1所示。时序逻辑电路的特点如下:(1)结构特点:时序逻辑电路包含组合电路和存储电路两部分,而存储电路是其必不可少的组成部分。(2)功能特点:任意时刻的输出信号不仅与该时刻的输入信号有关,而且还与电路原来的状态有关,即具有“记忆”性。5.1 时序逻辑电路的特点及其分类时序逻辑电路的特点及其分类第5
2、章 时序逻辑电路图 5.1.1 时序电路的结构图第5章 时序逻辑电路5.1.2 时序逻辑电路的分类时序逻辑电路的分类根据时钟接入方式,时序电路可分为:同步时序电路和异步时序电路。同步时序电路中,所有触发器的时钟信号来自同一个脉冲源,它们的状态变化与时钟信号同步;异步时序电路中,各个触发器的时钟信号不完全相同,触发器状态的变换不是同时发生的。按输入与输出信号的关系,时序逻辑电路可分为米利型(Mealy)和穆尔型(Moore)两种电路。第5章 时序逻辑电路米利型时序电路的输出不仅取决于存储电路的现态,而且还与输入信号有关,即米利型的输出=F(输入,现态);穆尔型时序电路的输出仅取决于存储电路的现态
3、,即穆尔型的输出=G(现态)。图5.1.2给出了它们的一般模型。第5章 时序逻辑电路图 5.1.2 Mealy型及Moore型时序电路的一般模型(a)Mealy型时序电路;(b)Moore型时序电路第5章 时序逻辑电路5.1.3 时序逻辑电路的描述方法时序逻辑电路的描述方法 1.时序逻辑电路的逻辑方程组时序逻辑电路的逻辑方程组时序电路的逻辑功能可以通过电路的逻辑方程组来全面描述。时序电路的逻辑方程组有驱动方程组、状态方程组和输出方程组。驱动方程组:时序电路中各存储部分的输入方程,即时序电路中各触发器的输入端所需满足的方程。状态方程组:时序电路中各触发器的次态方程,即将驱动方程代入到各触发器的特
4、性方程后所得到的方程。输出方程组:时序电路输出所需满足的方程。第5章 时序逻辑电路2.时序逻辑电路的状态转换表、状态转换图和时序图时序逻辑电路的状态转换表、状态转换图和时序图用于描述时序电路状态转换全部过程的方法有状态转换表(也称状态转换真值表)、状态转换图和时序图。1)状态转换表状态转移表(状态转换真值表)是一种用表格的形式来反映电路的现态、输入同输出、次态的关系。第5章 时序逻辑电路例例5.1.1 试列出图5.1.3所示电路的状态转换表。解解 由图5.1.3可见,这个电路没有输入变量。(需要注意的是,CLK不是输入逻辑变量,它是一个只能控制触发器状态转换的操作信号。)因此,电路的次态和输出
5、只取决于电路的初态,它属于穆尔型时序电路。第5章 时序逻辑电路图 5.1.3 例5.1.1的时序电路图第5章 时序逻辑电路由图5.1.3可以得到该电路的三大方程为(5.1.1)(5.1.2)(5.1.3)第5章 时序逻辑电路设电路的初始状态为Q3Q2Q1=000,将其代入式(5.1.2)及式(5.1.3)中就可得到其次态输出为,然后将此输出作为现态再次代入式(5.1.2)及式(5.1.3),求出对应的下个次态,如此继续下去就可得到图5.1.3的状态转换表如表5.1.1所示。当Q3Q2Q1=001时,次态为,返回到了初始状态。第5章 时序逻辑电路表表5.1.1 图图5.1.3电路的状态转换表电路
6、的状态转换表第5章 时序逻辑电路为了直观地反映时钟信号对状态转换的过程,还可将表5.1.1改写成如表5.1.2的形式。第5章 时序逻辑电路表表5.1.2 图图5.1.3电路状态转换表的另一种形式电路状态转换表的另一种形式第5章 时序逻辑电路2)状态转换图状态转换图就是状态转换表的图形表示方式,它比状态转换表更加直观。状态转换图中的圆圈表示电路输出的各个稳定状态,连接圆圈的线表示状态之间的转换,箭头用来表示转换的方向。引起转换的条件用逻辑表达式或输入组合来标明,将它们放在线的上面或下面。状态转换图和状态转换表是分析及设计时序电路的主要工具。图5.1.4给出了例5.1.1题的状态转换图。第5章 时
7、序逻辑电路图 5.1.4 例5.1.1题的状态转换图第5章 时序逻辑电路3.时序图时序图时序图就是电路的状态、输出信号在时钟信号和输入信号共同作用下随时间变化的波形,时序图能直观地表达时序电路中各信号在时间上的对应关系,便于用试验的方法检查电路的逻辑功能。图5.1.5给出了例题5.1.1的时序图。第5章 时序逻辑电路图 5.1.5 例5.1.1题的时序图第5章 时序逻辑电路5.2.1 同步时序电路的分析同步时序电路的分析同步时序电路的分析步骤:(1)根据给定的时序电路图写出电路的逻辑方程组(即激励方程、输出方程及状态方程)。(2)由状态方程和输出方程列出状态转换表。5.2 时序电路的分析时序电
8、路的分析第5章 时序逻辑电路(3)由状态转换表画出状态转换图或时序图。(4)分析状态转换图或时序图。(5)电路特性描述,确定其逻辑功能。(6)判断电路有无“挂起”现象(判断电路能否自启动)。(7)消除“挂起”现象。需要指出的是,以上的步骤并非是固定的,实际应用时可根据具体情况加以取舍。第5章 时序逻辑电路例例5.2.1 分析图5.2.1所示电路的特性。解解 从图5.2.1所示的电路图可以看出,该电路的输出不仅与现态有关,而且与输入信号有关,因此该电路属于Mealy型电路。第5章 时序逻辑电路图 5.2.1 用D触发器实现的同步时序逻辑电路第5章 时序逻辑电路分析步骤如下:(1)写出电路的三大方
9、程。由图可以得到该电路的激励方程为 由图可以得到该电路的输出方程为Z=XQ1Q0(5.2.2)(5.2.1)第5章 时序逻辑电路由D触发器的特性方程可以得到电路的状态方程为(5.2.3)第5章 时序逻辑电路(2)由三大方程写状态转换表。该电路的状态转换表如表5.2.1所示。(3)根据状态转换表画出状态转换图,如图5.2.2所示。第5章 时序逻辑电路图 5.2.2 例5.2.1题的状态转换图第5章 时序逻辑电路表表5.2.1 例例5.2.1题的状态转换表题的状态转换表第5章 时序逻辑电路(4)电路特性描述。当输入出现4个1时,输出为1,换句话说,就是对输入1进行计数,当计数到4时,输出为1,并且
10、重新开始下次计数。(5)判断电路有无“挂起”。如图5.2.2所示,该电路不存在无关项,故该电路无“挂起”。即该电路是可以自启动的。第5章 时序逻辑电路例例5.2.2 分析图5.2.3所示电路的逻辑功能。解解 该电路由4个D触发器及1个与非门组成。无输入,输出为触发器的状态变量,且时钟脉冲同时加在4个触发器上。因此该电路属于Moore型电路。第5章 时序逻辑电路图 5.2.3 例5.2.2题的逻辑电路第5章 时序逻辑电路分析步骤如下:(1)写出电路的激励方程、状态方程。该电路的激励方程为(5.2.4)第5章 时序逻辑电路由D触发器的特性方程可以得到电路的状态方程为(5.2.5)第5章 时序逻辑电
11、路(2)由状态方程写状态转换表。该电路的状态转换表如表5.2.2。其中表的左边为电路的现态,表的右边为电路的次态。第5章 时序逻辑电路表表5.2.2 例例5.2.2题的状态转换表题的状态转换表第5章 时序逻辑电路(3)根据状态转换表画出状态转换图,如图5.2.4所示。图 5.2.4 例5.2.2题的状态转换图第5章 时序逻辑电路(4)电路特性描述。该电路共有16个状态。只要电路的初始态为状态图闭合环中的某一状态,在时钟脉冲作用下,电路将按箭头所指方向在闭合环中8个状态间循环。这是一个模8的计数器,时钟脉冲便是计数信号。(5)判断电路有无“挂起”。在图5.2.4所示的闭合环中有8个不同的状态,我
12、们把这8个状态称为“有效状态”,在闭环以外的8个状态称为“无效状态”。并将“有效状态”构成的闭合回路称为“有效循环”,将“无效状态”构成的闭合回路称为“无效循环”。第5章 时序逻辑电路如果由于某种因素(如加电初始时或其他外界偶然因素),使电路处于“无效状态”中的某一状态,则在时钟脉冲作用下,经过若干节拍后,电路将能自动进入“有效状态”,那么,该电路就无“挂起”,即可以自启动。如果电路不能自动的从“无效状态”进入到“有效状态”,那么该电路就存在“挂起”或着说该电路不能自启动。从图5.2.4可以看到,该电路的“无效状态”在时钟脉冲作用下,经过若干节拍后,均能自动地进入到“有效状态”。所以说该电路无
13、“挂起”现象,即该电路可以自启动。“挂起”问题是时序逻辑电路设计中的一项重要的课题。只要存在无关状态(即状态未被全部利用),就有可能产生“挂起”现象。第5章 时序逻辑电路*解决“挂起”问题的方法有以下几种:(1)让无效状态的次态无关项全部指向0。这种方法的优点是效率高,速度快,一步即可到达“有效状态”。而缺点也很明显,因为没有利用无关项来简化设计,所以电路复杂。(2)打断“无效循环”一处,令其指向“有效循环”中的某一有效状态。这种方法的优点是,虽然方法改动较小,但仍会涉及大部分触发器的输入端电路的改造,电路并非最佳,效果也并非最佳。第5章 时序逻辑电路(3)根据真值表和卡诺图研究“无效循环”的
14、生成规律,尽可能只改变某一触发器的输入端电路,同时进行最简设计。以上所述方法的实质是:采取强制措施,使触发器的次态强制置位或强制复位使之处于有效状态之一。第5章 时序逻辑电路例例5.2.3 试分析图5.2.5电路的逻辑功能。图 5.2.5 例5.2.3题的逻辑电路第5章 时序逻辑电路解解 分析步骤如下:(1)写出电路的激励方程、状态方程。该电路的激励方程为(5.2.6)第5章 时序逻辑电路由D触发器的特性方程可以得到电路的状态方程为(5.2.7)第5章 时序逻辑电路(2)由状态方程写出状态转换表。该电路的状态转换表如表5.2.3所示。其中表的左边为电路的现态,表的右边为电路的次态。第5章 时序
15、逻辑电路表表5.2.3 例例5.2.3题的状态转换表题的状态转换表第5章 时序逻辑电路(3)根据状态转换表画出状态转换图,如图5.2.6所示。(4)电路特性描述。由图5.2.6可知,该电路是一个不能自启动的模8计数器,时钟脉冲便是它的计数信号。第5章 时序逻辑电路图 5.2.6 例5.2.3题的状态转换图第5章 时序逻辑电路(5)判断电路有无“挂起”。图5.2.6(a)中的状态循环符合格雷码编码,故为有效循环;那么,图5.2.6(b)中的状态循环就为无效循环。由于无效循环也是一个独立的闭合环,因此如果某种原因使电路进入无效状态,则电路就无法自动进入有效循环中的任意有效状态,故该电路存在“挂起”
16、,即此电路为不能自启动电路。第5章 时序逻辑电路*(6)消除“挂起”现象。本题采用两种方法来消除“挂起”现象。方法一:打断“无效循环”一处,令其指向“有效循环”中的某一有效状态。第一步:设计能解除“挂起”现象的状态转换图。图5.2.7给出了设计方案的状态转换图。当然这并非是唯一的方法。第5章 时序逻辑电路图 5.2.7 例5.2.3题消除“挂起”的状态转换图第5章 时序逻辑电路第二步:由图5.2.7画出各触发器的次态卡诺图。如图5.2.8所示。图 5.2.8 例5.2.3各触发器次态卡诺图第5章 时序逻辑电路第三步:由卡诺图5.2.8写出各触发器的次态方程。(5.2.8)第5章 时序逻辑电路第
17、四步:由式(5.2.8)写出各触发器的输入端的方程。(5.2.9)第5章 时序逻辑电路第五步:根据各触发器输入端的方程画出电路,如图5.2.9所示。图 5.2.9 消除“挂起”后的电路第5章 时序逻辑电路方法二:根据真值表和卡诺图研究“无效循环”的生成规律,且只对某一触发器的输入端进行设计。为使电路改动最小,现在只考虑改变Q1的输入,也就是通过只改变卡诺图中无关项d的取值,来消除“挂起”现象。具体步骤如下:第一步:由图5.2.6(a)得出原电路的状态转换表。如表5.2.4所示。第5章 时序逻辑电路表表5.2.4 例例5.2.3题消除题消除“挂起挂起”的真值表的真值表第5章 时序逻辑电路第二步:
18、由表5.2.4画出各触发器的次态卡诺图。由图5.2.10可知,在卡诺图中有8个无关项d,适当的改变d的取值,就可以消除“挂起”现象。但是并不是改变任意一个无关项都能起到“解挂”的作用。如图5.2.11中的卡诺图里,如果仅把1号圈中无关项d取为0,那么,这与式(5.2.7)中的表达式相同,这样,电路依然存在“挂起”现象。从逻辑化简的角度出发,在此不妨取m4=m6=0,就可得到图5.2.11中的第二个卡诺圈,即2号圈。第5章 时序逻辑电路图 5.2.10 由表5.2.4得到的各触发器的次态卡诺图第5章 时序逻辑电路图 5.2.11 的卡诺图第5章 时序逻辑电路第三步:由图5.2.11写出的表达式。
19、由式(5.2.10)所得到的逻辑图与图5.2.3的完全一样,即消除了原来图5.2.5中的“挂起”现象。当然,还可以取3号圈中m2=0,则,或取m9=m11=1,则等,都可以消除“挂起”现象。(5.2.10)第5章 时序逻辑电路同样,还可以保持Q1的输入不变,只改变Q2的输入来解决“挂起”问题。在对图5.2.10的卡诺图的分析中可以发现,如果取m2=m6=1,则,这种方法也能消除电路中的“挂起”现象。由以上的几个例子可以看出,同步时序电路分析的关键是要找出反映电路状态变化规律的状态转换表或状态转换图,据此,电路的逻辑功能特性才能描述出来。第5章 时序逻辑电路5.2.2 异步时序电路的分析异步时序
20、电路的分析1.异步时序电路的特点及分类异步时序电路的特点及分类1)异步时序电路的特点2)异步时序电路的分类 根据状态改变的方式不同,异步时序电路又分成脉冲型异步时序电路和电平型异步时序电路。第5章 时序逻辑电路2.脉冲异步时序电路的结构 在脉冲异步时序电路中,存储元件通常采用触发器,输入信号具有脉冲形式,电路中的各触发器没有统一的时钟脉冲来完成同步作用,它是由输入脉冲直接引起电路状态的改变和输出的改变的。脉冲异步时序电路也可分为Mealy型和Moore型,它们的结构如图5.2.12和图5.2.13所示。第5章 时序逻辑电路图 5.2.12 Mealy型脉冲异步时序电路结构第5章 时序逻辑电路图
21、 5.2.13 Moore型脉冲异步时序电路结构第5章 时序逻辑电路脉冲异步时序电路与同步时序电路的相同点是:(1)状态的改变都依赖于外加脉冲。(2)存储元件都是触发器。基于上述的相同点,可将同步时序电路的分析和设计方法及工具稍加修改直接应用于脉冲异步时序电路。二者的差异仅是:(1)脉冲异步时序电路无外加的统一的时钟脉冲。(2)输入变量为脉冲信号,由输入脉冲直接引起电路的状态改变。第5章 时序逻辑电路(3)由次态逻辑产生各触发器的控制输入信号,而且还产生时间上有先后的各触发器的时钟信号CLK1,CLK2,CLKr。为使电路工作可靠,电路状态变化可预知,对脉冲异步时序电路的输入作如下限制:(1)
22、不允许两根或两根以上的输入线上同时有输入脉冲。(2)在上一个输入脉冲引起的电路状态变化未稳定之前,不允许加入新的输入脉冲。只有在上述限制下,电路状态的变化才可按预期的路径进行。第5章 时序逻辑电路3.异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法异步时序逻辑电路的主要分析步骤如下:(1)根据给定的时序电路图写出下列各逻辑方程组。(2)由状态方程和输出方程列出状态转换表。(3)由状态转换表画出状态转换图或时序图。(4)分析状态转换图或时序图。(5)由电路特性描述确定其逻辑功能。第5章 时序逻辑电路例例5.2.4 已知异步时序逻辑电路的逻辑图如图5.2.14所示,试分析它的逻辑功能。图 5.
23、2.14 例5.2.4题的异步时序逻辑电路第5章 时序逻辑电路解解 第一步:根据给定的时序电路图写出下列各逻辑方程组。由图5.2.14可得各触发器的时钟脉冲信号CP的逻辑表达式为(5.2.11)第5章 时序逻辑电路 由图5.2.14可得各触发器的激励方程为(5.2.12)第5章 时序逻辑电路 由JK触发器的特性方程可得电路的状态方程为 其中,CP表示时钟输入信号,它不是输入变量。当CP=1时,表示有时钟脉冲到达,当CP=0时,表示无时钟脉冲到达。(5.2.13)第5章 时序逻辑电路 由图5.2.14可得电路的输出逻辑表达式为C=Q0Q1(5.2.14)第5章 时序逻辑电路第二步:由状态方程和输
24、出方程列出状态转换表。为了画出电路的状态转换图,需要列出电路的状态转换表。在计算触发器的次态时,首先应找出每次电路状态转换时各个触发器是否有CP信号。为此,可以在给定的CLK0的连续作用下列出Q0的对应值(如表5.2.5所示)。根据Q0每次从1变0的时刻产生CP1和CP3,即可得到表5.2.5中CP1和CP3的对应值。而Q1每次从1变0的时刻将产生CP2。以Q3Q2Q1Q0=0000为初态代入式(5.2.13)和式(5.2.14),依次计算下去就得到了表5.2.5所示的状态转换表。第5章 时序逻辑电路表表5.2.5 图图5.2.14电路的状态转换表电路的状态转换表第5章 时序逻辑电路第三步:由
25、状态转换表画出状态转换图或时序图。由于图5.2.14所示电路是由4个触发器构成的,它们的状态组合有16种,而表5.2.5中状态组合只有10种,因此需要分别求出其余6种状态下的输出和次态。将这些计算结果补充到表5.2.5中,才是完整的状态转换表,如表5.2.6所示。完整的电路状态转换图如图5.2.15所示。第5章 时序逻辑电路图 5.2.15 图5.2.14电路的状态转换图第5章 时序逻辑电路表表5.2.6 图图5.2.14电路完整的状态转换表电路完整的状态转换表第5章 时序逻辑电路第四步:分析状态转换图或时序图。由图5.2.15可知,该电路的任何一个无效状态均能够在CP的作用下最终自动地转换到
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