《微机原理与接口技术》课件09第2章微处理器系统结构.ppt
《《微机原理与接口技术》课件09第2章微处理器系统结构.ppt》由会员分享,可在线阅读,更多相关《《微机原理与接口技术》课件09第2章微处理器系统结构.ppt(93页珍藏版)》请在文库网上搜索。
1、1第第2 2章章 微处理器系统结构微处理器系统结构 2本章主要介本章主要介绍:微微处理器(理器(CPUCPU)的内部的内部结构及功能构及功能;Intel 8086Intel 8086微微处理器工作模式、引脚信号;理器工作模式、引脚信号;堆堆栈。重点是重点是8086 CPU8086 CPU的内部的内部结构、引脚信号以及堆构、引脚信号以及堆栈。3v微微处理器(理器(CPU)由下列主要部分由下列主要部分组成:成:算算术逻辑单元元 ALU控制器控制器寄存器寄存器阵列列总线和和总线缓冲器冲器 高性能的高性能的CPU还有:指令有:指令预取部件,指令取部件,指令译码部件、部件、地址形成部件、存地址形成部件、
2、存储器管理部件等。器管理部件等。第第2章章 微处理器系统结构微处理器系统结构 4一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(ALUALU)ALU是是对二二进制数制数进行算行算术逻辑运算的基本部件。运算的基本部件。数据加工数据加工处理可理可归纳为两种基本运算:两种基本运算:算算术运算,运算,逻辑运算。运算。第第2章章 微处理器系统结构微处理器系统结构 5一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(ALUALU)()()()(续)续)续)续)算算术运算:可运算:可进行无符号数和行无符号数和带符号数的符号数的加、
3、减、乘、除运算,符号数采用加、减、乘、除运算,符号数采用补码表示,减表示,减法通法通过求求负数的数的补码而而变成加法运算。成加法运算。还可可进行行BCDBCD码运算。运算。乘、除可以通乘、除可以通过多次重复加、减和移位多次重复加、减和移位实现。第第2章章 微处理器系统结构微处理器系统结构 6一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(ALUALU)()()()(续)续)续)续)例如:例如:13 11=143=8FH 1 1 0 1 采用部分采用部分积左移和加法左移和加法 1 0 1 1 可完成二可完成二进制乘法。制乘法。1 1 0 1 1 1 0 1
4、 部分部分积左移左移 0 0 0 0 +.1.1.0.1 1 0 0 0 1 1 1 1第第2章章 微处理器系统结构微处理器系统结构 7一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(ALUALU)()()()(续)续)续)续)逻辑运算:可完成运算:可完成逻辑“与与”、“或或”、“非非”、“异或异或”、“移位移位”等基本的等基本的逻辑运算。运算。浮点运算:浮点数可以看作是由两个定点数浮点运算:浮点数可以看作是由两个定点数组成,成,尾数与尾数与阶码。在。在对阶后可以后可以对尾数尾数进行运算。行运算。浮点数运算可以用浮点数运算可以用软件件实现。也可以。也可以
5、专门生生产浮点运算浮点运算部件和浮点微部件和浮点微处理器,并理器,并设有有专门的浮点运算指令,可的浮点运算指令,可进行行32位或位或64位浮点加、减、乘、除运算。位浮点加、减、乘、除运算。Pentium处理器已把浮点理器已把浮点处理器与主理器与主处理器集成到一个理器集成到一个芯片上。芯片上。早期的浮点早期的浮点处理器有:理器有:8087、80287、80387协处理器。理器。第第2章章 微处理器系统结构微处理器系统结构 8一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(一、算术逻辑运算单元(ALUALU)()()()(续)续)续)续)ALU框框图:DAA部件部件Flag R第
6、第2章章 微处理器系统结构微处理器系统结构 9二、控制器二、控制器二、控制器二、控制器 CTRL是是发布操作命令的部件,操作的布操作命令的部件,操作的顺序需要序需要精确的定精确的定时,其内部主要,其内部主要组成如下:成如下:1、指令部件、指令部件 包括程序包括程序计数器(数器(PC),指令寄存器(指令寄存器(IR),),指指 令令译码器(器(ID)。)。2、时序部件序部件 包括包括时钟系系统,脉冲分配器。,脉冲分配器。3、微操作控制部件、微操作控制部件 可采用可采用组合合逻辑控制,微程序控制和可控制,微程序控制和可编程程逻辑阵列列(PLA)来来实现。第第2章章 微处理器系统结构微处理器系统结构
7、 10二、控制器(续)二、控制器(续)二、控制器(续)二、控制器(续)控制器的控制器的组成框成框图:第第2章章 微处理器系统结构微处理器系统结构 11二、控制器(续)二、控制器(续)二、控制器(续)二、控制器(续)时钟周期(周期(T state):):主主时钟的两个脉冲前沿的两个脉冲前沿的的时间间隔称隔称为一个一个时钟周期,又称周期,又称为T状状态。它。它CPU操作的最小操作的最小时间单位。位。机器周期:由机器周期:由25个个T状状态组成一个机器周期成一个机器周期(Machine Cycle),),称称为M周期,又叫做周期,又叫做总线周期,周期,用来完成一个基本操作,如用来完成一个基本操作,如
8、 MEM读/写,写,I/O读/写写等。等。指令周期:一条指令(的取出和)指令周期:一条指令(的取出和)执行所需的行所需的时间称称为指令周期(指令周期(Instruction Cycle),),一条指一条指令令执行需行需15个个M周期。周期。第第2章章 微处理器系统结构微处理器系统结构 12M2M5CLKT4T3T1T2 M1机器周期机器周期 指令周期指令周期(包括(包括15个机器周期)个机器周期)指令周期、机器周期与时钟周期的关系如下图:指令周期、机器周期与时钟周期的关系如下图:第第2章章 微处理器系统结构微处理器系统结构 13三、总线与总线(缓冲器)部件三、总线与总线(缓冲器)部件三、总线与
9、总线(缓冲器)部件三、总线与总线(缓冲器)部件 所所谓总线是指是指计算机中算机中传送信息的一送信息的一组通信通信线,将多个部件将多个部件连成一个整体。可以成一个整体。可以简单分分为:片内片内总线:在:在CPU内部或部件内部各内部或部件内部各单元之元之间传送信息的送信息的总线(又可(又可细分分为单总线、双、双总线(输入入/输出出BUS)、)、多多总线结构);构);片外片外总线:CPU与外部部件之与外部部件之间传送信息的送信息的总线。片外片外总线又称又称为系系统总线,通常系,通常系统总线分分为地地址址总线、数据、数据总线、控制、控制总线,即所,即所谓三三总线结构。构。第第2章章 微处理器系统结构微
10、处理器系统结构 14三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)因因为多个部件均挂在多个部件均挂在总线上,但各部件工作情况上,但各部件工作情况并非完全一并非完全一样(有的作(有的作为信源信源发,有的作,有的作为接收器接收器收)。收)。由于数据或信息代由于数据或信息代码是用是用电位高低位高低来表示,若某来表示,若某一一时刻有几个部件同刻有几个部件同时向向BUS发送数据,送数据,则BUS上的上的情况就成情况就成为不确定不确定的了,的了,电路也可能被路也可能被烧毁。所以所以同一同一时刻只允刻只允许一个部件向一
11、个部件向BUS发送信息送信息。而接收数据就没有上述限制,同一而接收数据就没有上述限制,同一时刻可允刻可允许多多个部件接收数据。个部件接收数据。第第2章章 微处理器系统结构微处理器系统结构 15三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)总线缓冲器:在工作冲器:在工作过程中,常常要求挂在程中,常常要求挂在BUS上的某些部件在上的某些部件在电气气连接上与接上与BUS“脱开脱开”,使使这些些部部件件对BUS上其它部件的工作不上其它部件的工作不产生影响,生影响,为此,可在此,可在部件内部部件内部设置三置三态缓冲
12、器。冲器。DATA3态BUFBUS;三三态缓冲器(冲器(3态BUF)处于:于:低阻(高低低阻(高低电平)平)挂挂BUS上;上;高阻高阻逻辑上脱开。上脱开。第第2章章 微处理器系统结构微处理器系统结构 16三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)“脱开脱开”状状态:处于高阻状于高阻状态,开路状,开路状态,浮空状,浮空状态;逻辑上上“脱开脱开”,物理上仍,物理上仍连在一起。在一起。总线缓冲器分冲器分为:单向三向三态缓冲器,如地址冲器,如地址总线缓冲器只冲器只发地址信息,地址信息,(地址(地址BUS是是单
13、向的);向的);双向三双向三态缓冲器,如数据冲器,如数据总线缓冲器,既可冲器,既可发又可又可 收数据(数据收数据(数据BUS是双向的)。是双向的)。第第2章章 微处理器系统结构微处理器系统结构 17三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)三、总线与总线(缓冲器)部件(续)采用采用总线结构的构的优点是:点是:减少信息减少信息传输线数目;数目;提高系提高系统的可靠性;的可靠性;增加系增加系统灵活性;灵活性;便于便于实现系系统标准化。准化。第第2章章 微处理器系统结构微处理器系统结构 18四、寄存器阵列(四、寄存器阵列(四、寄存器阵列(四
14、、寄存器阵列(Register ArrayRegister Array)在在CPU内部,有一个内部,有一个临时存放地址和数据的寄存存放地址和数据的寄存器器阵列。列。这个个阵列因列因CPU的不同而不同,有的称寄存的不同而不同,有的称寄存器堆,寄存器多少有差器堆,寄存器多少有差别,但其功能相似。,但其功能相似。寄存器寄存器阵列大致分列大致分为以下四以下四组:1.1.存放待处理数据的寄存器;存放待处理数据的寄存器;2.2.存放地址码的寄存器;存放地址码的寄存器;3.3.存放控制信息的寄存器;存放控制信息的寄存器;4.4.起数据或地址缓冲器作用的寄存器起数据或地址缓冲器作用的寄存器。第第2章章 微处理
15、器系统结构微处理器系统结构 19四、寄存器阵列(四、寄存器阵列(四、寄存器阵列(四、寄存器阵列(Register ArrayRegister Array)(续)(续)(续)(续)存放地址的寄存器存放地址的寄存器1.指令指指令指针(IP)或程序或程序计数器(数器(PC:Program Counter););2.堆堆栈指示器(指示器(SP:Stack Pointer););3.其它可存放地址的寄存器(其它可存放地址的寄存器(Register),例如例如变址址REG、基址、基址REG。存放数据的存放数据的REG1.累加器(累加器(AC:Accumulator);2.通用通用REG组,A,B,C,D等
16、。等。第第2章章 微处理器系统结构微处理器系统结构 20存放控制信息的存放控制信息的REGREG1.1.指令寄存器(指令寄存器(IR:Instruction RegisterIR:Instruction Register)指令代指令代码;2.2.标志寄存器(志寄存器(FR:Flag RegisterFR:Flag Register),),通常通常设有有SFSF、ZFZF、AFAF、PFPF、CFCF、OFOF、IFIF、DFDF等等标志。志。起数据起数据缓冲作用的冲作用的REGREG1.1.数据数据总线缓冲冲REGREG(DBUF:Data BUS BufferDBUF:Data BUS Bu
17、ffer);2.2.地址地址总线缓冲冲REGREG (ABUF:Address BUS Buffer ABUF:Address BUS Buffer)。)。三三态,单向,内外部地址向,内外部地址BUSBUS之之间缓冲。冲。四、寄存器阵列(四、寄存器阵列(四、寄存器阵列(四、寄存器阵列(Register ArrayRegister Array)(续)(续)(续)(续)第第2章章 微处理器系统结构微处理器系统结构 212.1 2.1 8086/8088的结构的结构22 1.通用通用REG组 AX 主累加器主累加器 BX 累加器或基址累加器或基址REG CX 累加器或累加器或计数器数器 DX 累加器
18、或累加器或I/O地址地址REGAHALBHBLCHCLDHDL第第2章章 微处理器系统结构微处理器系统结构 2.1 80862.1 808680888088的结构的结构23 2.指指针与与变址址REG组 堆堆栈指指针 基址指基址指针 源源变址器址器 目的目的变址器址器SPBPSIDI变址变址REG指针指针REG第第2章章 微处理器系统结构微处理器系统结构 24 3.段段REG组 代代码段段 数据段数据段 堆堆栈段段 附加段附加段 段段REG是存放内存地址的高位地址,地址是存放内存地址的高位地址,地址形成是由段寄存器地址左移形成是由段寄存器地址左移4位加上位加上对应的的偏移量。偏移量。CSDSS
19、SES第第2章章 微处理器系统结构微处理器系统结构 25例如:被取指令的地址例如:被取指令的地址为CS左移左移4位加上位加上IP的的值。若若CS=2000H,IP=0100H,则指令地址指令地址为 2 0 0 0 0 H +0 1 0 0 H 2 0 1 0 0 H SS段与段与SP或或BP对应;DS/ES与与SI、DI、BX等等结合使用,串操作合使用,串操作时有有约定。定。第第2章章 微处理器系统结构微处理器系统结构 264.控制控制REG 指令指指令指针 标志志REG IPFRH FRL第第2章章 微处理器系统结构微处理器系统结构 27第第2章章 微处理器系统结构微处理器系统结构 5.80
20、86CPU中有一个中有一个16位的位的标志寄存器(志寄存器(FR)共共设有有9个个标志位,用以反映算志位,用以反映算术、逻辑运运算算结果的特征及反映果的特征及反映CPU的控制,有的控制,有7位无用。位无用。不同的指令不同的指令对标志的影响是不同的(如志的影响是不同的(如传送送类、转移移类等指令不影响等指令不影响标志位,而算志位,而算术逻辑运算大部分都影响运算大部分都影响标志位);反之,不同的志位);反之,不同的标志也影响着指令志也影响着指令执行的行的结果。果。28 其中其中6个状个状态标志:志:CF、PF、AF、ZF、SF、OF 3个控制个控制标志:志:IF、DF、TF。OFDFIFTFSFZ
21、FAFPFCF 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0第第2章章 微处理器系统结构微处理器系统结构 291.CF:进位位标志(志(Carry Flag)当运算的当运算的结果在最高位(果在最高位(8位,位,16位)上位)上产生一生一个个进位或借位位或借位时,CF=1;反之,反之,CF=0。2.PF:奇偶奇偶标志(志(Parity Flag)当运算当运算结果低果低8位中位中“1”的个数的个数为偶数偶数时,PF=1;为奇数奇数时,PF=0。第第2章章 微处理器系统结构微处理器系统结构 303.AF:辅助助进位位标志(志(Auxiliary Carry Flag)在
22、算在算术运算中,当一个运算中,当一个8位(或位(或16位)数的低位)数的低4位位向高向高4位(即位(即b3位向位向b4位)有位)有进位或借位位或借位时,AF=1;反之,反之,AF=0。此此标志用于志用于BCD码运算指令中。运算指令中。4.ZF:零零标志(志(Zero Flag)当运算当运算结果果为全全“0”时,ZF=1;反之,反之,ZF=0。第第2章章 微处理器系统结构微处理器系统结构 315.SF:符号符号标志(志(Sign Flag)当运算当运算结果的最高位果的最高位为“1”时,SF=1;反之,反之,SF=0。6.OF:溢出溢出标志(志(Overflow Flag)在算在算术运算中,符号数
23、的运算运算中,符号数的运算结果超出果超出8位或位或(16位)符号数表达的范位)符号数表达的范围,OF=1;反之,反之,OF=0。(8位:位:-128+127;16位:位:-32768+32767)溢出与溢出与进位是两个不同性位是两个不同性质的的标志,一个反映符志,一个反映符号数,一个反映号数,一个反映纯数数值。第第2章章 微处理器系统结构微处理器系统结构 32此外此外还设有有3个控制个控制标志:志:7.DF:方向方向标志(志(Direction Flag)用于控制字符串操作指令的步用于控制字符串操作指令的步进方向。方向。当当DF=0时,表示从低址向高址以,表示从低址向高址以递增增顺序序进行串行
24、串处理;当理;当DF=1时,表示从高址向低址以,表示从高址向低址以递减减顺序序进行行串串处理。理。第第2章章 微处理器系统结构微处理器系统结构 338.IF:中断允中断允许标志(志(Interrupt enable Flag)当当IF=1时,允,允许中断;当中断;当IF=0时,禁止中断。,禁止中断。该标志可用指令志可用指令STI或或CLI使其置使其置1或或0。IF标志志对 NMI 信号或由内部中断(信号或由内部中断(INT n)无无 作用。作用。第第2章章 微处理器系统结构微处理器系统结构 349.TF:陷阱或跟踪陷阱或跟踪标志(志(Trap Flag)当当TF=1时,CPU进入入单步工作方式
25、,每步工作方式,每执行完一行完一条指令就自条指令就自动产生一个内部中断,以便生一个内部中断,以便进行程序行程序调试。当当TF=0时,连续执行程序。行程序。(没有(没有专门的指令使的指令使TF置置1或或0)第第2章章 微处理器系统结构微处理器系统结构 35 8086 CPU按功能可分按功能可分为两大部分:两大部分:一部分一部分为BIU(BUS Interface Unit);专门负责取指令和存取操作数。它与取指令和存取操作数。它与BUS打交道。打交道。一部分一部分为EU(Execution Unit)。)。专门负责分析指令与分析指令与执行指令。它不与系行指令。它不与系统BUS 打交道。打交道。第
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 微机原理与接口技术 微机原理与接口技术课件09第2章 微处理器系统结构 微机 原理 接口 技术 课件 09 微处理器 系统 结构